FPGA工具套件synplify pro 2015

synplify pro 2015是一款專業(yè)的電子元件輔助設(shè)計(jì)軟件，這款軟件也是業(yè)界公認(rèn)綜合效率最高，最好用的綜合工具，幾乎所有的FPGA廠商都支持Synplify Pro。軟件提供了一個(gè)高品質(zhì)，高性能和易于使用的FPGA實(shí)現(xiàn)和調(diào)試環(huán)境，采用FPGA工具套件能夠增益設(shè)計(jì)師快速進(jìn)入超結(jié)果為復(fù)雜的FPGA。

功能介紹：

集成了Synplify Pro所有的優(yōu)化選項(xiàng)，包括BEST算法、Resource Sharing，Retiming和Cross-Probing等等。更集成了專利的Graph-Based Physical Synthesis綜合技術(shù)，并提供Floor Plan選項(xiàng)，是業(yè)界領(lǐng)先的FPGA物理綜合解決方案，能把高端FPGA性能發(fā)揮到最好;從而可以輕松應(yīng)對(duì)復(fù)雜的高端FPGA設(shè)計(jì)和單芯片ASIC 原型驗(yàn)證。

這些特有的功能包括：

全面兼容ASIC代碼;

支持Gated Clock的轉(zhuǎn)換;

支持Design Ware的轉(zhuǎn)換。

同時(shí)，因?yàn)檎�合了在線調(diào)試工具Identify，極大的方便了用戶進(jìn)行軟硬件協(xié)同仿真，確保設(shè)計(jì)一次成功，從而大大縮短了整個(gè)軟硬件開發(fā)和調(diào)試的周期。

Identify是唯一的RTL級(jí)調(diào)試工具，能夠在FPGA運(yùn)行時(shí)對(duì)其進(jìn)行實(shí)時(shí)調(diào)試，加快整個(gè)FPGA驗(yàn)證的速度。Identify軟件有Instrumentor和Debugger兩部分。

在調(diào)試前，通過Instrumentor設(shè)定需要觀測的信號(hào)和斷點(diǎn)信息，然后進(jìn)行綜合，布局布線。最后，通過Debugger進(jìn)行在線調(diào)試。

Synplify Premier HDL Analyst提供優(yōu)秀的代碼優(yōu)化和圖形化分析調(diào)試界面;

Certify 確�？蛻粼谑褂枚嗥現(xiàn)PGA進(jìn)行ASIC/SoC驗(yàn)證時(shí)快速而高效地完成工作;

現(xiàn)在Synopsys 又推出了基于DSP算法的代碼產(chǎn)生和綜合工具Synplify DSP，架起了算法驗(yàn)證和RTL代碼實(shí)現(xiàn)之間的橋梁;

HAPS是高性能的ASIC原型驗(yàn)證系統(tǒng)，大大減少了一次流片成功的風(fēng)險(xiǎn)及節(jié)省了產(chǎn)品推向市場時(shí)間。

軟件特色：

為復(fù)雜可編程邏輯設(shè)計(jì)提供了優(yōu)秀的HDL綜合解決方案;

包含了BEST算法對(duì)設(shè)計(jì)進(jìn)行整體優(yōu)化;

自動(dòng)對(duì)關(guān)鍵路徑做Retiming，可以提高性能高達(dá)25%;

支持VHDL和Verilog的混合設(shè)計(jì)輸入，并支持網(wǎng)表*.edn文件的輸入;

synplify破解版增強(qiáng)了對(duì)System Verilog的支持;

Pipeline功能提高了乘法器和ROM的性能;

有限狀態(tài)機(jī)優(yōu)化器可以自動(dòng)找到最優(yōu)的編碼方法;

在timing報(bào)告和RTL視圖及RTL源代碼之間進(jìn)行交互索引;

自動(dòng)識(shí)別RAM，避免了繁復(fù)的RAM例化。