HDL語(yǔ)言仿真器Mentor Graphics ModelSim SE-64

Mentor Graphics ModelSim SE-64是一款專業(yè)的多語(yǔ)言HDL仿真器，這款軟件可以為FPGA設(shè)計(jì)人員提供高效的工作環(huán)境。軟件圖形用戶界面功能強(qiáng)大，一致且直觀。所有窗口都會(huì)在任何其他窗口中自動(dòng)更新活動(dòng)。例如，在Structure窗口中選擇設(shè)計(jì)區(qū)域會(huì)自動(dòng)更新Source，Signals，Process和Variables窗口。您無需離開ModelSim環(huán)境即可編輯，重新編譯和重新模擬。

軟件介紹：

Mentor Graphics ModelSim SE 是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真器，它提供最友好的調(diào)試環(huán)境，是唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。是作FPGA/ASIC設(shè)計(jì)的RTL級(jí)和門級(jí)電路仿真的首選，它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段。全面支持VHDL和Verilog語(yǔ)言的IEEE 標(biāo)準(zhǔn)，支持C/C++功能調(diào)用和調(diào)試.

功能特色：

1、統(tǒng)一的混合語(yǔ)言模擬引擎，易于使用和性能  

2、Verilog的原生支持，用于設(shè)計(jì)的SystemVerilog，VHDL和SystemC，用于有效驗(yàn)證復(fù)雜的設(shè)計(jì)環(huán)境  

3、快速調(diào)試，易于使用，多語(yǔ)言調(diào)試環(huán)境  

4、高級(jí)代碼覆蓋和分析工具，可實(shí)現(xiàn)快速覆蓋范圍  

5、交互式和后期模擬調(diào)試可用，因此兩者都使用相同的調(diào)試環(huán)境  

6、強(qiáng)大的波形比較，便于分析差異和錯(cuò)誤  

7、統(tǒng)一覆蓋數(shù)據(jù)庫(kù)，具有完整的交互式和HTML報(bào)告和處理功能，可以在整個(gè)項(xiàng)目中理解和調(diào)試覆蓋范  

8、與HDL Designer和HDL Author相結(jié)合，可實(shí)現(xiàn)完整的設(shè)計(jì)創(chuàng)建，項(xiàng)目管理和可視化功能

功能介紹：

1、高級(jí)代碼覆蓋率

ModelSim的高級(jí)代碼覆蓋功能和易用性降低了利用這一寶貴驗(yàn)證資源的障礙。

ModelSim高級(jí)代碼覆蓋功能為系統(tǒng)驗(yàn)證提供了有價(jià)值的指標(biāo)。 所有覆蓋信息都存儲(chǔ)在統(tǒng)一覆蓋數(shù)據(jù)庫(kù)（UCDB）中，該數(shù)據(jù)庫(kù)用于收集和管理高效數(shù)據(jù)庫(kù)中的所有覆蓋信息。 可以使用分析代碼覆蓋率數(shù)據(jù)的覆蓋率實(shí)用程序，例如合并和測(cè)試排名。 覆蓋結(jié)果可以交互式查看，模擬后或多次模擬運(yùn)行合并后查看。 代碼覆蓋度量可以按實(shí)例或設(shè)計(jì)單位報(bào)告，從而提供管理覆蓋數(shù)據(jù)的靈活性。

支持的覆蓋類型包括：

聲明報(bào)道  

運(yùn)行期間執(zhí)行的語(yǔ)句數(shù)  

分行報(bào)道  

影響HDL執(zhí)行控制流的表達(dá)式和case語(yǔ)句  

條件覆蓋  

將分支上的條件分解為使結(jié)果為true或false的元素  

表達(dá)范圍  

與條件覆蓋相同，但涵蓋并發(fā)信號(hào)分配而不是分支決策  

重點(diǎn)關(guān)注表達(dá)  

以確定覆蓋結(jié)果的表達(dá)式的每個(gè)獨(dú)立輸入的方式呈現(xiàn)表達(dá)覆蓋率數(shù)據(jù)  

增強(qiáng)的切換覆蓋范圍  

在默認(rèn)模式下，計(jì)數(shù)從低到高和從高到低的轉(zhuǎn)換;在擴(kuò)展模式下，計(jì)算與X的轉(zhuǎn)換  

有限狀態(tài)機(jī)覆蓋  

州和州的過渡覆蓋范圍  

2、混合HDL仿真

ModelSim將仿真性能和容量與模擬多個(gè)模塊和系統(tǒng)以及實(shí)現(xiàn)ASIC門級(jí)別簽核所需的代碼覆蓋和調(diào)試功能相結(jié)合。 全面支持Verilog，SystemVerilog for Design，VHDL和SystemC為單語(yǔ)言和多語(yǔ)言設(shè)計(jì)驗(yàn)證環(huán)境提供了堅(jiān)實(shí)的基礎(chǔ)。 ModelSim易于使用且統(tǒng)一的調(diào)試和仿真環(huán)境為當(dāng)今的FPGA設(shè)計(jì)人員提供了他們不斷增長(zhǎng)的高級(jí)功能以及使他們的工作高效的環(huán)境。

3、有效的調(diào)試環(huán)境

ModelSim調(diào)試環(huán)境為Verilog，VHDL和SystemC提供了廣泛的直觀功能，使其成為ASIC和FPGA設(shè)計(jì)的首選。

ModelSim通過智能設(shè)計(jì)的調(diào)試環(huán)境簡(jiǎn)化了發(fā)現(xiàn)設(shè)計(jì)缺陷的過程。 ModelSim調(diào)試環(huán)境有效地顯示設(shè)計(jì)數(shù)據(jù)，以便分析和調(diào)試所有語(yǔ)言。

ModelSim允許在保存結(jié)果的仿真后以及實(shí)時(shí)仿真運(yùn)行期間使用許多調(diào)試和分析功能。例如，coverage查看器使用代碼覆蓋率結(jié)果分析和注釋源代碼，包括FSM狀態(tài)和轉(zhuǎn)換，語(yǔ)句，表達(dá)式，分支和切換覆蓋率。

信號(hào)值可以在源窗口中注釋并在波形查看器中查看，從而簡(jiǎn)化了對(duì)象及其聲明之間以及訪問文件之間的超鏈接導(dǎo)航的調(diào)試導(dǎo)航。

可以在列表和波形窗口中分析競(jìng)爭(zhēng)條件，增量和事件活動(dòng)�？梢暂p松定義用戶定義的枚舉值，以便更快地了解模擬結(jié)果。為了提高調(diào)試效率，ModelSim還具有圖形和文本數(shù)據(jù)流功能。

ModelSim與Mentor的旗艦?zāi)�擬器Questa®共享一個(gè)共同的前端和用戶界面。這使客戶可以輕松升級(jí)到Questa，因?yàn)樗麄冃枰�更高的性能并支持高�?jí)驗(yàn)證功能。